ZRAM

スイスのInnovative Siliconというベンチャー企業による新技術の発表。
　要約するとSOIプロセスのある特徴(欠点?)を逆手に取り、1T(トランジスタ1つ)で1bitのメモリロジックを実現したというもの。
　SoC(*1)の構成面積の大半を占めるSRAMまたはeDRAMの強力な対抗馬となりうる技術で、非常に興味深い。以下つらつらと雑感を述べてみる。





　SOI型DRAMとはそもそもどんなものなのか？

　Silicon on Insulater。絶縁体の上にSi単結晶を積層し、それを通常のSi基板に見立ててトランジスタを生成する。サブ130nm世代のプロセスではリーク電流対策の有効な手段とみなされている。有名どころではAMDがAthlon64シリーズで導入したのを皮切りに、IBMファブを中心に高性能プロセッサで実用化されている。

　CMOSプロセスでは、ソース・ドレイン間を移動する電子を、ゲートにかかる電圧により遮断したり促進したりすることで電子スイッチとしてのトランジスタ機能を実現する。少量の電子(=小電流)で移動が実現すれば消費電力の削減に繋がるし、電子の移動度が早ければその分高速化に繋がる。ここで、ゲート直下の電子の移動は模式的には表面移動を想定しているが、確率の世界に生きる電子は気まぐれなもので、Si基板の方に逃げてしまう奴もいる。180nmまでの大きなプロセスでは問題にならなかったが、130nm以降のプロセスではリーク電流の一要素として問題となってきた。
　そこでSi半導体の下に絶縁体を置いて、電子が逃げ出さないように移動をガイドしてやろうというのがSOIの基本コンセプトである。逃げ出す電子がいなければ相対的にソース・ドレイン間の電子移動に寄与する電子が増えることになり、トランジスタ動作の高速化にも寄与する。
　一方で、Si単層だったベース基板がSi-絶縁体-Siという構造に変わるため、製造プロセスも変わってくる。従来は困難とされていたが、プロセス技術の進歩で絶縁体の基板上にSi単結晶の薄膜をエピタキシャル成長で生成できるようになったことが実用化の道を開いたらしい。要は通常のプロセスより手間が掛かっている(=コストが高い)わけだ。

　絶縁体と導体あるところに寄生容量あり。容量、即ちコンデンサの基本構造は絶縁体を導体で挟んだものである。アルミ箔とプラスチック下敷きでもコンデンサっぽいものが作れることを理科の実験でやった記憶のある方もいらっしゃるかと思う。
　ここで、SOIはその名の示すとおり絶縁体の上にSi半導体を乗せた構造となっており、ゲート下に意図しないコンデンサができてしまい、逆に電子の移動を阻害する要因となる。
　SOIの実用化及び高性能化のためにこの問題を解決しようと様々な努力が図られているが(*2)、ここで発想の逆転。
　DRAMcellはトランジスタとコンデンサで1bitの記憶を表現する。SOI型DRAMとは、寄生容量を積極的にコンデンサと解釈することで、今まで別途形成する必要があったコンデンサを代替できないか、という発想を現実のものにしたものである。

　SoCにおけるメモリとしてはSRAMあるいはeDRAMが主流だが、これらはSRAMで4?6T、eDRAMで1T+1C(コンデンサ1つ)と、1bitのメモリロジックが2?6素子で構成されている。Z-RAMではこれが1Tで実現できるため、チップサイズの大幅な削減が可能となり、これが即コスト削減となる。
　いち早くeDRAMを採用したPS2用のGS(Graphic Synsesizer)でも4MBのeDRAMがチップ面積の大半を占めているという。標準的なSoCのチップ面積の70%は混載メモリと言われており、これが半減するとなるとチップ面積がコストに直結する半導体産業では大きな意味を持つ。
　また、DRAMプロセスとCMOSプロセスでは異なる工程が多く、混在させるには倍近い工程が必要となる。Z-RAMではこれがCMOSプロセスで実現できるため、工程(=コスト)増大を防ぐことができる。
　
　一方でSOIは高速化、低消費電力化のための所謂高価なプロセスであるため、SOI化により上に挙げたメリットで稼いだコストをスポイルしてしまう可能性もある。また、まったくの新技術ということで、信頼性の面での実績のない状態からのスタートとなることも不安材料だ。90nmプロセスでテストシリコン作成中とのことで歩留まりや信頼性面での実力が気になるところ。
　
　Innovative SiliconはurlからもわかるとおりZ-RAM技術のみをコアとする所謂一発屋ベンチャー(悪い意味ではない)。コンシューマ系SoCをターゲットとしてライセンス供与することを望んでいるようで、携帯電話、情報家電等で進んでいる日本で先行発表したという辺りも気合が入っている。
　続報を待ちたい。ってかうちの会社提携しないかな？スイス行ってみたいしサ。


*1:
　SoC : CPU,RAM各種ロジック等こんぴうたの機能を1chipに集約したチップ。
　従来ボード上に複数載っていたチップを一つに纏めることで、チップ自体の実装面積がなくなり、のた打ち回る配線がなくなることで最終製品を大幅に小さくすることができる。また、ボードに比べて高速なシリコンの上でデータのやり取りを行うことにより、高速性、省電力性に於いて従来と比較にならないアドバンテージがあるとされている。近年ではeDRAMは言うに及ばず、アナログ部品をも飲み込んだ本当の意味でのSoCが出現するに至っている。
　勿論弱点もある。ゲーム機のように単一仕様で大量生産という図式が成立すればよいのだが、家電系ではシステム仕様ってのは製品によってまちまちだから、機能を集約すればするほどカバー範囲は狭くなるのが普通だ。マスク単価の高騰が叫ばれて久しい今の半導体業界に於いて、少量多品種のカスタムSoCを継続して開発・生産していける余裕のある企業などそうはいないだろう。
　ンニーや松下が目指すようにプラットホームを固定し、多くの製品で同一のSoCを使い、シナジー効果を高めることがSoCで稼ぐ必須条件と言える。

　SoCに対する熱気が冷めてきた一年位前からは、単機能のチップを張り合わせて一つのパッケージにするSiPの方が有力なソリューションになってる。
　個々のチップが独立しているため一部の機能のみのアップグレードやある程度の多品種化にも比較的容易に対応できる。機能の切り分けとブラックボックス化はオブジェクト指向に通じる合理的な手法と思う。
　また、SiPには"積層"という必殺技があり、二年ほど前カシオのexilimで実用化されて以来携帯電話等でチップ群のフットプリントを切り札として使われている。
　こちらの弱点はパッケージング技術か。位置あわせだのボンディングだの熱収差だの当然高度な技術が必要となる。「間に挟むチップは低消費電力のものを」というのがセオリーとはいえ、チップ間にこもった熱の廃熱も今後ますます顕在化してくる問題といえる。

*2:
　寄生容量の問題はSOIに限らず高速動作するデジタル回路において問題となっており、Low-K(低誘電率)素材が盛んに研究されているのもこのためである。コンデンサの容量は電極面積と誘電率に比例し、絶縁体の厚みに反比例するが、配線長(電極面積)及び配線幅(絶縁体の厚み)はプロセスルールにより制約されているため、容量を減らすために絶縁体の誘電率を下げるアプローチがとられているのだ。ちなみにHigh-K(高誘電率)素材は、ゲート電極とSi半導体との間を絶縁する絶縁膜に用いて界面の電子を増やし、移動を促進しようと言う目的で研究されている。